應(yīng)用于微小衛(wèi)星的CMOS圖像傳感器芯片設(shè)計

時間：2021/05/28    點擊量：314

在小衛(wèi)星和微納衛(wèi)星領(lǐng)域,小體積、低功耗、低成本、高性能的探測器是星載應(yīng)用的發(fā)展趨勢, CMOS圖像傳感器因其高集成度、低功耗和低成本 等特點將逐步取代 CCD 芯片成為主流探測器。針對星用 CMOS圖像傳感器的小面積、高動態(tài)、低噪 聲、低成本的應(yīng)用需求,本文設(shè)計了一款可應(yīng)用于微小衛(wèi)星的可見光 CMOS圖像傳感器。文章首先對 CMOS圖像傳感器芯片的架構(gòu)進行介紹,然后對讀 出電路的關(guān)鍵電路技術(shù)進行研究和設(shè)計,包括行列 選控制信號共用地址譯碼電路的設(shè)計、低噪聲讀出 電路的設(shè)計、高動態(tài)范圍電路的設(shè)計和高精度片上 ADC的設(shè)計,再基于0.35μm CMOS抗輻照工藝 對關(guān)鍵電路結(jié)構(gòu)進行仿真與分析,最終完成芯片總 體版圖設(shè)計和流片驗證。

本文設(shè)計的CMOS圖像傳感器由像素陣列、行 選電路、列級電路、讀出電路、偏置電路等部分構(gòu)成, 其結(jié)構(gòu)示意圖如圖1所示。

該芯片采用滾動曝光模式,在圖1中,中間像素 陣列采用4T 像素結(jié)構(gòu),陣列規(guī)模為1024×1024; 左側(cè)的行選電路用于實現(xiàn)行選通與像素信號的控制 功能;下側(cè)為列級電路和讀出電路,列級電路對像素 信號進行列選和采樣保持操作;讀出電路包括可編 程增益放大器(PGA)和片上 AD 電路,實現(xiàn)電壓信 號放大和圖像數(shù)字化處理;偏置電路為芯片提供電 壓偏置與電流偏置,保障芯片的晶體管在正常的條 件下工作。下面對關(guān)鍵電路模塊進行研究與設(shè)計。

為了實現(xiàn)圖像傳感器的開窗功能,并縮減行選 模塊的版圖面積,該芯片采用了一種將行和列地址 信號共用的譯碼方式,即行選電路和列選電路均采 用同一組地址譯碼器,在該地址譯碼器正常工作時, 該模塊電路會將行選信號輸入時刻對應(yīng)的行地址鎖 存入 Y 解碼器中;同理,該模塊電路也會將列選信 號輸入時刻對應(yīng)的列地址鎖存入 X解碼器中。 

行、列鎖存器的總體框圖如圖2所示,鎖存器的輸入信號包括片外地址 A0~A7、時鐘信號 Ld_X 和 Ld_Y,時鐘信號 Ld_X和Ld_Y將共用地址A0~A7分開后得到各自的 行、列地址,并輸出x0~x7,x0_~x7_,y0~y7和 y0_~y7_兩路行、列地址信號。通過對信號Ld_X或者信號Ld_Y的控制,該電路能夠?qū)崿F(xiàn)特定行或列的選擇輸出,從而實 現(xiàn)芯片的開窗讀出功能。

圖2 行、列鎖存器總體框圖

為了增加 CMOS圖像傳感器的光動態(tài)范圍,本 文設(shè)計了一種片上雙斜積分控制電路,其工作原理 為:在一個信號處理周期中,使芯片有兩種類型的復(fù) 位模式,一種是復(fù)位到復(fù)位電平,另一種是復(fù)位到雙 斜復(fù)位電平。一般情況下,復(fù)位電平的電壓就是電 源電 壓,雙 斜 率 復(fù) 位 電 平 則 要 低 于 電 源 電 壓,當 CMOS圖像傳感器開始曝光時,所有像素被復(fù)位到 復(fù)位電平。像素積分開始后,積分周期將被雙斜復(fù) 位脈沖信號分為兩部分:如果積分信號在第一部分 積分周期內(nèi)沒有達到參考電平,則繼續(xù)按照當前模 式進行積分;如果積分信號在第一部分積分周期內(nèi) 已經(jīng)超過了預(yù)先設(shè)置的參考電平,則雙斜復(fù)位脈沖 信號將該像素單元復(fù)位到雙斜復(fù)位電平,然后再繼 續(xù)積分,以達到增大動態(tài)范圍的目的。雙斜積分控制電路原理圖如圖3所示。 

圖3中輸出信號RESET為像素復(fù)位信號電平信號,使能信號EN由行選電路產(chǎn)生。VRES 為復(fù)位電平,VREF 為雙斜復(fù)位電平,VRES 或VREF 信號的輸 出是通過 RESET_DR信號和RESET_DS_DR 信號進行控制。默認模式下,RESET信號輸出為VRES,當光強較強時,在一個積分周期內(nèi),通過RESET_DR信號和RESET_DS_DR信號的變換, 使 RESET信號先輸出VRES,然后再輸出VREF。兩次RESET的輸出電平不一樣,從而實現(xiàn)雙斜積分控制,增加光動態(tài)范圍。

為了消除前級電路產(chǎn)生的失配和噪聲,并且有 效地存儲、傳遞像素積分信號和復(fù)位信號,在可編程 增益放大器的前級,列讀出電路增加了采樣電路、電 壓跟隨器和差分放大器三部分電路。列讀出模塊 總體結(jié)構(gòu)圖如圖4所示,像素輸出的復(fù)位信號和像 素積分信號先經(jīng)過 CDS雙采樣模塊處理,再被電壓 跟隨器(AMP1)增大驅(qū)動能力后,輸入到差分放大 器 Diff_AMP中進行相減,完成失配和噪聲消除操 作后,有效信號進入后級電路進行處理。

圖4 列讀出模塊總體結(jié)構(gòu)圖 

雙采樣電路中有兩個電容,分別用來存儲像 素積分信號和復(fù)位信號,然后通過單位增益放大器, 輸出這兩個信號。圖4中的電壓跟隨器 AMP1為 一種推挽式 CMOS電壓跟隨器電路,該電路結(jié)構(gòu)由 兩級組成,第一級為差分放大器,第二級為輸出緩沖 級,起輸出緩沖作用。此電壓跟隨器結(jié)構(gòu)主要有兩 個作用:增強負載驅(qū)動能力和隔離前后級電路。

Diff_AMP 差 分 放 大 器 電 路 的 結(jié) 構(gòu) 如 圖 5 所 示,該電路結(jié)構(gòu)用于消除前級電路中產(chǎn)生的失配和 噪聲。當t6 和t8 信號單獨控制 NMOS開關(guān)時,使 得積分信號cs1_out和復(fù)位信號cs2sp1_out分別采 樣到電容 C23上,經(jīng)過差分放大器的處理后,消除 了信號的噪聲和失配。

圖5 差分放大器電路原理圖 

PGA 電路結(jié)構(gòu)采用普通編碼方式,其采樣電容與反饋電容都可調(diào)。其總體結(jié)構(gòu)如圖6所示。 

圖6所示PGA 電路為一級結(jié)構(gòu),由外部譯碼器 電路控制開關(guān)的導(dǎo)通,進而控制 PGA 的增益放大 倍數(shù)。PGA 由雙端輸入、單端輸出的兩級差分運算 放大器和開關(guān)電容網(wǎng)絡(luò)組成,其中兩級運算放大器 具有輸入電壓范圍大和高放大增益的特點。環(huán)路輸 出結(jié)構(gòu)的可變增益由反饋電容Cf1 和運算放大器反 向輸入端對地電容Cin 的比率決定,假設(shè)在工作頻 率帶寬基礎(chǔ)上,運算放大器的增益足夠大,反饋系統(tǒng) 的增益值近似如下:

A =(Cf1 +Cin)/Cf1 =1+Cin/Cf1 (1) 式(1)表明,當開關(guān) S0斷開之后,增益值由 Cf1 和Cin 的相加結(jié)果與反饋電容Cin 的比值決定;當開關(guān) S0閉合之后,此 PGA 為電壓跟隨器結(jié)構(gòu),即A=1。該PGA 可產(chǎn)生1,2,4和8的放大倍數(shù),仿真結(jié)果如 圖7所示。

為了滿足芯片面積小和高精度數(shù)字化要求,本 文采用芯片級 ADC,設(shè)計了一種10bit40M/S 的內(nèi)插式 ADC,其優(yōu)點為:減小了列級版圖面積,滿 足處理信號的精度要求,ADC整體架構(gòu)設(shè)計如圖8 所示。

該 ADC 的工作原理為:首先對輸入模擬信號 進行預(yù)處理,在 ADC的輸入端連接256個放大器, 然后在放 大 器 輸 出 端 與latch 模 塊 之 間 接 入 電 阻 串,電阻串由8個柵極接地 PMOS管構(gòu)成,將電壓 放大器的輸出電壓線性平均分配成4種電壓,再連 接后級latch模塊,實現(xiàn)信號的鎖存。本文 ADC 采 用放大器與電阻串結(jié)合的方式,與同精度下傳統(tǒng)快 閃型 ADC相比,減少了768個放大器,極大縮減了 版圖面積。

圖8中l(wèi)atch為 ADC鎖存結(jié)構(gòu),該模塊能夠?qū)?前級產(chǎn)生的電平信號進行存儲,并根據(jù)相應(yīng)的時鐘 信號向后級讀出所存數(shù)據(jù)。圖9中(code)為 ADC編碼電路結(jié)構(gòu),采用溫度 計編碼方式,最終完成模擬-數(shù)字的轉(zhuǎn)換。 

圖9 ADC編碼電路結(jié)構(gòu)

在所設(shè)計精度下的 ADC輸出仿真結(jié)果如圖10 所示,模擬輸入為2~2.06V 斜坡信號,D4~D0為 ADC低5位輸出,D0為最低位。 

本文基于0.35μmCMOS抗輻照設(shè)計技術(shù)和工藝平臺開展了芯片仿真和版圖設(shè)計。在設(shè)計過 程中采用了環(huán)形柵和 Flared晶體管兩種抗輻照技 術(shù),其中環(huán)形柵設(shè)計的主要目的是降低場泄漏,使晶 體管除源漏端相連以外,與其他電流路徑進行了隔 離。由于輻射損傷主要是降低閾值電壓和減小增 益,多晶硅在場氧兩端通常比較小,當閾值電壓降低 的時候,器件容易被擊穿。Flared晶體管加固技術(shù)采用長的溝道長度,能夠有效減小擊穿效應(yīng),Flared 結(jié)構(gòu) MOS管的輻照后暗電流遠小于普通 MOS管。 整體芯片布局如圖11所示。

本文設(shè)計的芯片像素陣列為1024×1024,像 元尺寸為13μm×13μm,關(guān)鍵參數(shù)的測試結(jié)果為: 幀頻為11f/s,ADC 位數(shù)為10bit,噪聲電子為 42 e - ,動態(tài)范圍為69dB,當總劑量輻射大于100krad (Si)時,器件關(guān)鍵技術(shù)指標符合預(yù)期,與國外同類別 芯片(噪聲電子為 47e - ,動態(tài)范圍 69dB)參數(shù)相 當。 

本文設(shè)計了一款可應(yīng)用于微小衛(wèi)星的 CMOS 圖像傳感器芯片。首先介紹了芯片整體的架構(gòu)和電路原理,然后對高動態(tài)、低噪聲功能的電路技術(shù)進行 了分析和研究,重點分析了列讀出電路、可編程增益放大器、片上ADC結(jié)構(gòu)和工作原理。最后,基于 0.35μmCMOS抗輻照工藝開展了芯片仿真設(shè)計, 完成了芯片總體版圖設(shè)計和流片驗證,測試結(jié)果表 明:該芯片具有高動態(tài)、低噪聲和抗輻照特點,關(guān)鍵參數(shù)指標與國外同類別芯片相當。